随着晶片制程正式迈入 2 奈米世代，苹果下一代 A20 晶片将首度把台积电的 WMCM（Wafer-level Multi-Chip Module） 导入量产供应链。苹果原本采用的 InFO 技术在 AP 之间的 I/O 数量存在限制，且 DRAM 在 InFO 的封装下，已接近其效能极限，WMCM 的核心优势在于能将 CPU、GPU 及高速记忆体等多个功能晶粒，直接在晶圆层级进行高密度的精密整合，使整体晶片效能提升。
这篇文章接下来将重点分析 WMCM 的核心概念与制程，并且和目前主流封装如 InFO、CoWoS 等在架构与特性上的差异做出详细比较。最后整理在材料、设备供应链中，哪些类型的厂商最可能成为 WMCM 扩产下的直接受惠者。
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WMCM 是什么？
晶圆级多晶片模组（Wafer-Level Multi-Chip Module, WMCM）为台积电的一种先进封装技术，被视为 InFO-PoP（整合型扇出型堆叠封装）的进阶版架构。 WMCM 与传统单晶片封装不同：后者通常先将晶圆切割成单一裸晶，再以载板封装、焊接到印刷电路板；WMCM 的核心概念则是将封装部分提前至晶圆阶段完成，实质上是一种「晶圆级封装与多裸晶异质整合的结合」。
WMCM 技术核心
WMCM 属于 InFO（Integrated Fan-Out） 架构，与 CoWoS-R (Chip-on-Wafer-on-Substrate with RDL) 制程结构相似，特点在于其在晶圆阶段就将多种裸晶（dies）如 AP 处理器、LPDDR 记忆体、被动元件等，在同一封装结构中进行横向整合成封装模组，然后再切割为单一晶片。 但在封装过程省略了 CoWoS 需要使用的基板（substrate）或矽中介层（silicon interposer），而是将晶片直接嵌入模塑树脂材料（Molded Resin），并透过重布线层（RDL, Redistribution Layer）直接在晶圆上进行裸晶间的互连与布局，实现讯号水平传输。
与传统封装中 I/O 只能集中在裸晶下方的限制不同，Fan-Out 架构的核心在于，借由 RDL 将讯号向外扩展，不仅能提升可连接的接脚数，也提供更多的空间让 AP、记忆体等进行垂直堆叠或横向整合，扩展连结性与封装自由度。 因此 Fan-Out 技术能够有效缩短晶片讯号路径，降低系统功耗与延迟。
此外，WMCM 与 InFO-PoP 将记忆体直接堆叠在逻辑晶片上方不同。由于采用 2.5D 整合的方式，WMCM 是透过将逻辑晶片与 DRAM 进行平面封装，取代上下堆叠的方式，裸晶可平行横向并排。WMCM 更采用双层结构，上层放置 AP 和记忆体，下层放置多颗电容。电容直接位于 AP 与记忆体下方，能降低杂讯并稳定电源电压。 整合电容到同一封装中，能够更进一步地减少互连路径长度并提升讯号传输效率，同时缩小整体尺寸。
综合而言，WMCM 不仅能提升封装的晶片数量，更因为不使用基板而改用 RDL ，因此制程更精简，在封装尺寸厚度、散热效能、讯号损耗等都有所提升，能有效提升行动装置的续航力，且由于省略了基板的使用，整体的成本结构相较于其他先进封装技术低。这些优势使其在手机、通讯晶片等空间敏感型产品中，成为不可或缺的封装技术。
InFO 制程流程
InFO 制程流程涵盖自玻璃载具处理至晶圆切割在内共九个主要步骤，其中以模塑封装与重布线层（RDL）技术为整体制程中最关键的核心环节。
详细流程介绍
1. 玻璃载具（Glass Carrier）
作为后续制程的暂时性机械支撑，玻璃载具可在异质整合所需之薄晶圆制程中提供结构支撑，避免晶圆于后续加工过程中发生破裂或缺陷，以维持良率稳定。
2. 精密取放（Pick and Place）
逐颗选取完成前段制程的已知良品裸晶，依预先设计之封装布局精准放置于玻璃载板指定位置。 由于晶片位置将直接决定后续 RDL 走线、I/O 配置、电源与散热设计，且完成模塑后无法再行校正，Pick and Place 为 InFO 制程中决定结构精度、翘曲控制与量产良率稳定性的关键基准。
3. 模塑封装（Molding）
Molding 是先将固态或半固态的模塑材料均匀铺放于晶片上方，再透模具在受控温度与压力下进行压缩与固化，使树脂流动并填满晶片间隙，借此降低气泡产生、减少晶片位移风险，并确保晶圆的厚度分布一致。透过将晶片完整嵌入封装树脂（Molded Resin）中，将所有晶片「锁定」在同一个机械结构内，建立后续制程所需的刚性与稳定性，避免晶片在后段制程中将因热循环、机械震动或化学处理而产生位移、倾斜甚至破裂，使其能承受后续高应力、高精度的研磨、CMP 与多层 RDL 制程。
过去在封装制程中，先需要用点胶头将 underfill 底部填胶来填补晶片间距中的缝隙，再以 L-EMC 进行外部模封，但目前则面临晶片间距缩窄，且制程道数大幅增加的问题。相关供应链中，目前长兴（1717.TW）推出液态封装 MUF 胶，可将底部填充与封模制程整合为单一步骤，不仅减少材料用量，也能缩短制程时间并提升良率。
4. 背面研磨（Back Grinding） / 化学机械平坦化（CMP）
Back Grinding 于晶圆正面贴附胶带后，自背面移除多余模塑材料与部分晶片厚度，使重组晶圆达到目标高度并维持厚度一致，流程分为快速降厚的粗磨与降低表面粗糙度、抑制微裂纹的细磨。 其后以 CMP 结合化学反应与机械抛光修复背面研磨所造成的损伤与应力，以降低后续制程中翘曲或碎裂风险。
5. RDL（Redistribution Layer）制程
- 涂布（Coating）：在晶圆表面旋涂聚亚醯胺（PI）、PBO 或其他介电材料，形成电气绝缘层与机械缓冲层，并透过烘烤与固化控制膜厚、应力与附着性。
- 微影（Lithography）：利用光阻涂布、曝光与显影，在介电层上精准定义金属线路与通孔的几何形貌。
- 溅镀（Sputtering）： 物理气相沉积 (PVD) 技术的一种，在表面沉积一层极薄且均匀的金属种子层，通常包含黏着层（如 Ti、Cr）与导电层，其功能在于提供后续电镀的导电基础并确保金属与介电层之间的附着强度。
- 电镀 (Plating)：利用电解原理将金属沉积到晶片或封装基板上，用于形成 RDL、TSV等，以提升导电性、可靠性，并达成微缩化、高深宽比填充的目标。
- 蚀刻（Etching）：当金属线路达到规格后，会去除光阻并进行蚀刻，将未被电镀覆盖的多余沉积层金属选择性移除，使 RDL 线路彼此电气隔离且边界清晰，最终形成完整且可重复堆叠的重布线结构。
6. 载体分离（Carrier Debonding）
玻璃载板以临时贴合方式作为制程支撑，并非产品结构的一部分；待上层 RDL 与相关结构完成后，透过加热或溶剂软化贴合层，将晶圆自载板分离，以利后续制程。
7. 植球（Ball Drop）
将尺寸、成分与位置皆高度受控的锡球，精准配置于晶片上已完成表面处理的焊垫位置，以建立后续与电路板之间的机械支撑与电气连接。
8. 测试（Testing)
透过接脚进行电性、功能、温度与寿命等测试，检验功耗、频率与 I/O 表现，筛除缺陷或效能不足之晶片，以确保出厂前之可靠性与效能符合规范。
9. 晶圆切割（Singulation）
将完成制程与电性测试的晶圆沿切割道分离为单颗裸晶。随着晶圆薄化、RDL 延伸至边缘及大型裸晶与 Chiplet 架构导入，为降低边缘崩裂与微裂纹风险，制程逐渐由传统钻石刀片切割转向隐形雷射或电浆等非接触式切割技术。
InFO-M 技术优势
高密度 RDL 大幅缩短互连路径改善高速讯号完整性并降低功耗
InFO-M 采用 3 层、2/2µm 线宽/线间距的高密度 RDL 布线层，并且不需要额外的封装基板与 TSV，封装面积小于 500 mm²。 相较于 InFO-POP 包含 3 层 RDL 布线层，布线层间距为 2-10µm，布线层间距更进一步地缩短。首先，高密度 RDL 直接在晶片重布 I/O，使得晶片之间与晶片对外的互连路径显著缩短，讯号不需要经过基板的多层走线与 TSV 垂直导通结构。由于 RDL 线宽 / 线距可达到远小于基板，互连阻抗、寄生电容与寄生电感明显下降，高速讯号的串扰与功耗同步降低。
取消基板与 TSV 实现高密度多晶片整合
在封装尺寸与系统整合密度上，取消基板与 TSV 代表整个封装结构高度与横向扩展都被有效压缩。 对于封装面积小于 500 mm² 的产品而言，InFO-M 在不导入中介层的情况下，透过多层高密度 RDL 实现多颗晶片或 chiplet 的紧密布局，使系统整合密度大幅提高。对行动装置、高效能但尺寸受限的 AI / HPC 边缘运算晶片特别重要，因为封装面积与厚度往往直接限制终端产品的设计与散热配置。
以 RDL 为核心简化制程与供应链
在成本结构与良率风险方面，不使用基板与 TSV 可显著简化整体供应链与制程复杂度。 高阶 ABF 载板成本高、交期长，且在 I/O 数量增加、高层数下良率风险明显；TSV 则涉及蚀刻、填铜、CMP 等高成本且良率敏感的制程。InFO-M 以 RDL 为核心，能避免上述高风险制程，在单位 I/O 成本与整体封装成本上更具竞争力，也更适合大规模量产。
透过简化封装结构让热源更直接契合散热路径
在散热管理方面，简化的封装结构有助于改善热传导路径与应力分布。InFO-M 封装中，热源可更直接与上方散热结构耦合，减少基板与 TSV 所带来的热阻。 同时，少了异质材料层造成的热膨胀系数（CTE）不匹配，对于长期热循环可靠度、翘曲控制与微裂纹风险都有正面效果。
高密度 RDL 提供布线自由度，在效能、成本取得平衡
最后从扩展性来看，高密度 RDL 提供了比传统基板更高的布线自由度，使得系统设计更容易导入异质整合，同时又不必承担 TSV 架构在尺寸放大时的成本与风险。 对于期望接近 chiplet 架构效益的产品而言，InFO-M 在效能、成本与量产可行性之间取得了一个相对平衡且具延展性的解决方案。
InFO-M 技术限制
虽然 InFO-M 透过高密度 RDL、去基板化与去 TSV 的封装架构，在电性效能、封装尺寸、成本结构、可靠度以及系统整合弹性方面展现出显著优势，但在实际量产与应用场景中，仍然存在一定程度的技术限制与挑战。
以 RDL 取代基板所带来的平面延展瓶颈
InFO-M 的最大限制来自于 RDL 取代基板所带来的平面延展瓶颈。高密度 RDL 虽然线宽线距极小，但 RDL 层数有限、可承载总 I/O 数量仍受限于薄膜制程与翘曲控制能力。 当需要极高 I/O 时，RDL 层数快速增加会导致制程复杂度、良率损失与成本急遽上升，难以支援复杂晶片堆叠与高密度互连。
散热能力仍不及 CoWoS
在功耗密度与散热上限方面，InFO-M 虽然相较于 InFO-POP ，散热表现提升了不少，但其散热能力仍然低于 CoWoS，InFO-M 的模塑树脂的导热能力较差，并不适用于「极高功耗、长时间满载」的 HPC 晶片。由于其核心仍是薄型 RDL 结构，缺乏如矽中介层或厚基板可作为热扩散层，当单颗或多颗 die 的总功耗快速上升时，热流密度会高度集中于局部区。换言之，InFO-M 更适合功耗较低、效能密度导向的设计，而非高功率应用的晶片。
然而，InFO-M 的劣势并非技术缺陷，而是因其定位高度清晰导致；它并不是为了取代其他先进封装技术，而是聚焦在「封装面积中小、I/O 密度高、对电性与尺寸极度敏感、但功耗与系统规模可控」的应用。 一旦目标应用需极高 I/O 整合、高频宽、极高功耗、或需要高度模组化的系统层级整合，InFO-M 的结构性限制便会开始显现，此时 CoWoS 或其他 2.5D/3D 架构反而更具优势。
InFO-M (WMCM) 与其他先进封装比较
| 技术 | InFO-PoP | InFO-oS | InFO-L | InFO-M (WMCM) |
|---|---|---|---|---|
| 结构特点 | RDL＋TIV，AP ＋DRAM 堆叠整合 | RDL＋Substrate（含 TSV） | InFO-R＋局部矽互连（LSI） | 高密度 RDL ，无Substrate 和 TSV，横向整合 |
| RDL 线宽/线间距 | 2/2µm | 2/2µm | 0.4/0.4µm | 2/2µm |
| 优势 | 降低封装高度、缩小封装体积 | 可整合多个逻辑晶片、支援更大封装尺寸 | 密度最高，可整合多个逻辑晶片，用于 HPC。支援 SoC 混合焊盘间距 | 横向整合、讯号水平传输，装尺寸厚度、散热效能、讯号损耗等都有所提升 |
| 终端应用 | Apple A 系列晶片 | Apple M Pro/Max CPU/Vision Pro。 | Apple M Ultra CPU | Apple A 系列晶片（A20 系列后） |
整体而言，InFO 系列皆以重布线层为核心，但不同分支的设计取向差异明确；其中 WMCM 主打「高密度 RDL 的横向整合」，在不使用基板与 TSV 的前提下完成多晶片互连，具备讯号传输效率与整体厚度控制的结构优势，并可同时改善散热效能与讯号损耗，因而被视为后续高阶整合封装的重要方向，终端应用以 Apple A 系列晶片为主，且预期自 A20 世代起成为关键导入方案。相较之下，InFO-PoP 以 RDL 搭配 TIV 与 AP、DRAM 堆叠整合为主，重点在降低封装高度与体积；InFO-oS 则透过 RDL 与基板结合并导入 TSV，提升整合弹性以支援更大封装尺寸，主要对应 Apple M Pro、M Max 等平台；InFO-L 以 InFO-R 搭配局部矽互连，提供更高密度互连能力，适用于需要多逻辑晶片整合的高效能运算情境。
WMCM 与 CoWoS 家族比较
| 技术 | CoWoS-S | CoWoS-R | CoWoS-L | WMCM |
|---|---|---|---|---|
| 封装规格 | 2.5D | 2.5D | 2.5D | 2.5D |
| 制程流程 | Chip Last | Chip Last | Chip Last | Chip First |
| 中介层 | 矽中介层 + TSV | 矽中介层 + RDL | 局部矽互联（LSI）＋RDL | 无 （仅 RDL) |
| 黏晶 | 覆晶封装/重流焊接、TCB | 覆晶封装/重流焊接、TCB | 覆晶封装/重流焊接、TCB | 覆晶封装 |
| 成本 | 高 | 中 | 最高 | 最低 |
| 终端应用 | HPC、AI 加速器 | HPC、中高阶 AI ASIC | HPC、大型训练模型 | 行动装置、消费性电子 |
| 主要产品 | NVIDIA Hopper GPU | AWS Trainium ASIC | NVIDIA Blackwell GPU | Apple Silicon |
WMCM 与 CoWoS 家族同属 2.5D 封装，但核心差异在于制程路径与中介层架构：CoWoS-S／R／L 皆采 Chip Last 流程，需搭配中介层以提供高密度互连，其中 CoWoS-S 以矽中介层与 TSV 为主、CoWoS-R 以矽中介层结合 RDL、CoWoS-L 则导入局部矽互连与 RDL，在互连能力与系统规模上依序提升，但也同步推升成本，应用场景集中于 HPC 与 AI 加速器领域，对应产品包含 NVIDIA Hopper／Blackwell GPU 与 AWS Trainium 等中高阶 AI ASIC。相较之下，WMCM 采 Chip First 流程，省略中介层结构、仅以 RDL 完成互连，并以覆晶封装为主要形式，使其在材料与制程复杂度上显著简化、成本结构亦为四者中最低，因而更适合对体积、厚度与成本敏感的行动装置与消费性电子，代表性终端产品为 Apple Silicon。
从 InFO 到 WMCM：技术演进及影响
目前智慧型手机晶片广泛采用 InFO 技术（InFO_PoP 为主），主因在于其具备极薄的封装优势，并能透过 PoP 结构将记忆体与处理器直接堆叠以节省空间，然而，随着 SoC 的 AI/NPU/GPU 长时间高负载更普遍、当 I/O 数提高、记忆体容量、频宽上升，现行 InFO 开始面临一系列问题，如高热传导受限于堆叠结构而引发的散热瓶颈、封装面积难以进一步扩大以容纳更多小晶片、DRAM 配置往上堆带来厚度和制程上的压力等。
WMCM 作为 InFO 的下一阶段解决方案，在晶圆级就把多颗 die 以更紧密方式整合，也具备更高密度的重布线层，不只是互连更短，更能有效整合多颗异质晶片并优化散热布局，若 WMCM 稳定量产并放量，需求范围可望由智慧型手机延伸到 MacBook 的 M 系列处理器，以及头戴式装置所采用的 R 系列晶片，此外，在进入 2 奈米世代并追求更强大的 AI 整合能力时，高通、联发科的旗舰级晶片极有可能将原有的 InFO 方案升级为 WMCM 以突破效能极限，然而，市场估算 WMCM 单颗封装成本约 3,000–4,000 美元、明显高于 InFO 的 1,500–1,800 美元，意味着单位出货所带动的材料、设备投资强度都会同步拉高，在 WMCM 效能未被验证前，导入时程恐怕受限。
| 项目 | InFO_PoP | WMCM |
|---|---|---|
| 封装类型 | 扇出型晶圆级封装 | 晶圆级多晶片模组 |
| 晶粒数量 | 1 颗 | 2–4 颗 |
| 堆叠方式 | 垂直堆叠，PoP（Package on Package） | 水平配置（side-by-side） |
| 制程 | 3nm、5nm | ~2nm |
| RDL 层 | 1–2 层，用于简单 I/O 重新配线 | 2–3 层，支援多晶粒互连 |
| 目标功率 | 3-10W | 5-25W |
| 晶片体积 | 大 | 小 |
| 封装厚度 | 随记忆体堆叠增加而变厚 | 更厚，但厚度控制更佳 |
| 散热表现 | 随堆叠层数增加而面临挑战 | 散热能力提升 |
| 成本 | 低 | 高，但低于 CoWoS |
| 量产状态 | 自 2016 年起 | 1H26 |
受惠台湾厂商
志圣 (2467.TW)
公司简介
志圣 (2467.TW) 成立于 1966 年，专注于开发先进封装及 IC 载板所需的关键制程设备，包括压合、贴合、剥离、烘烤，以及电镀前预处理的湿制程技术。其产品主要应用于 PCB、FPD、半导体、先进封装多种业。
志圣生厂区包含台北、台中、中国广州、昆山等地。现有的半导体客户包括台积电（2330.TW）、日月光（3711.TW），PCB 领域包含欣兴（3037.TW）、沪电股份（002463.SZ）、胜宏科技（300476.SZ）等，皆为全球领导厂商。
成长动能一：台积电推动先进封装设备在地化，志圣大客户占比可望持续提升
根据台积电 ESG 年报，2030年台积电目标在地采购比例是原物料 50%、零配件 68%、后段设备 38%比率，因其能提供比海外厂商更即时的支援，目前台系厂商后段设备市占率仅 10%，尚有 3~4 倍提升空间。此外，2020 年，志圣与均豪、均华组成 G2C+联盟，推动台湾先进封装设备在地化，预期将持续受惠资本支出在地化，这点从志圣来自台湾客户的营收比例逐年递增就能看出，主要由台积电及日月光先进封装扩产计划拉动。
除先进封装外，PCB 部分，由于 AI 需求强劲，推动 PCB 厂增加资本支出，目前主要厂商如臻鼎、欣兴、金像电、胜宏科技等，皆在今年与明年大幅提高资本支出，此外，为因应去中化趋势，生益电子、定颖投控、欣兴、胜宏科技等投投皆前往东南亚扩厂，预期将推升相关 PCB 设备需求。
成长动能二：志圣提供黄光制程加热设备与后段工业烤箱切入 WMCM 供应链
回到 WMCM，在 WMCM 封装中，志圣将提供黄光制程加热设备，该设备用于晶圆级封装中，针对光阻剂或介电层进行精确的加热与烘烤处理，确保黄光微影制程的稳定性。因为 WMCM 技术需要连接多颗晶片 RDL 层将显著高于 InFO 封装，而 RDL 层数越多，固化次数需求也将同步提升，黄光制程加热设备设备稼动时间将拉高，并同步提升设备需求。
此外，WMCM 制程中会使用大量不同的材料，在加热与冷却的过程中，不同材料的膨胀系数（CTE）差异，极易导致晶圆发生翘曲与应力问题，而随着 WMCM 的 RDL 层数增加，介电层、金属层与光刻循环次数同步上升，晶圆经历的热循环与层间应力叠加更频繁，使翘曲、对位失准与良率风险进一步放大。 志圣的黄光制程加热设备能提供极高精度的恒温环境与受控升降温曲线，能确保晶圆在多层布线与加热过程中保持平整。 WMCM 设备单价与 CoWoS 相当，市场预期相关设备占志圣 2026年营收将达中个位数。
后端封装部分，由于 WMCM 采用了 MUF（Molding Underfill） 技术，这是一种将底胶与模封材料合二为一的制程，能简化步骤并提升散热。在胶材注入后，需要透过精密的工业烤箱进行长时间的后固化处理，使封装材料达到预期的机械强度与热稳定性。而志圣具备工业烤箱产品，有望打入后段封装制程，形成潜在利多。
长兴 (1717.TW)
公司简介
长兴（1717.TW）成立于 1964 年，是全球领先的合成树脂与电子化学材料供应商。其核心业务以材料化学为核心，主要事业横跨合成树脂、电子材料与特用材料三大领域，产品广泛应用于 PCB、汽车、建筑涂料、3C家电等领域。
长兴的生产基地遍布全球，涵盖台湾、中国、美国、日本、泰国等。凭借深厚的技术基底，长兴已成为苹果的材料供应商，并成功获得台积电先进封装材料订单，同时服务于全球各大电子、通讯及制造业大型企业。
底部填充为晶片封装中关键制程
底部填充（Underfill）是在倒装晶片（Flip Chip）封装中用来提升可靠性的关键制程。由于晶片与基板的 CTE 不同，温度循环会在焊球处产生应力、提高焊点断裂风险，而底部填充借由把材料填入焊球间隙，可分散应力、增加机械强度，同时也能在一定程度上改善散热与防潮抗腐蚀，延长寿命。现行主流底部填充路线包括毛细底部填充（CUF）与模塑底部填充（MUF）。
CUF 提供高可靠性及低风险，惟制程节拍慢、效率受限
CUF（Capillary Underfill）属于后填充，在回流焊或键合完成后，先在晶片边缘点胶（多为环氧树脂），再靠毛细作用让液态胶自动流入晶片与基板之间并充满焊球间隙，最后再加热固化形成保护层。CUF的优势在于可靠性高、填充相对均匀、空洞风险较低，常见于高阶 CPU/GPU 等传统倒装封装以及智慧手机 AP、HPC 等重视可靠度的应用。然而，CUF 需要逐颗点胶与等待流动、固化，整体产出速度较慢，同时，若助焊剂残留清洗不佳，可能影响填充品质。
MUF 一体化转移模塑较 CUF 契合 WMCM 制程
MUF（Molded Underfill）则是一体化封装，晶片贴装后，直接以环氧塑封料（EMC） 透过转移模塑注入模腔，在塑封成型的同时完成底部填充与晶片保护，最后固化形成完整封装结构。相较 CUF，MUF 可大幅缩短生产循环时间、降低设备成本，并减少一次高温热处理所带来的制程风险。此外，随制程进入 2 奈米、锡球间距持续缩小，CUF 仅靠毛细作用更难完全填满微小空隙而易产生气泡，MUF 则能借由模压强制填充、降低空洞风险并提升量产良率，因此更贴近 WMCM 的高密度、薄型化与放量需求。材料面上，CUF 与外层 Molding 若使用不同材料，两者 CTE 不一致容易在大面积封装引发严重晶圆翘曲，而 MUF 内外材料一致，使结构应力分布更均匀，对 WMCM 这类 12 吋晶圆级的大面积封装特别有利，可更有效维持平面度并提升良率。
长兴凭借低翘曲、高附着 EMC 的 MUF 产品打入台积电先进封装供应链
WMCM 采用 MUF 技术，其制程挑战主要集中在填充均匀性与材料、应力控制。由于 MUF 的模塑流动更敏感，较可能出现空洞或局部未填满区域，EMC 需同时兼具低黏度与高流动性，且为了进入微小间隙，填料粒径需进一步缩小，此外，EMC 与晶片、基板的热膨胀系数 CTE 若不匹配，可能导致热应力累积与翘曲问题。而长兴凭借材料低翘曲、对 Si 晶片和 Cu 介面优异的附着能力，成功分食日系厂商 Namics、Nagase 市占，取得台积电先进封装材料订单，供应苹果新款 iPhone 与 Mac 处理器所需的 MUF 材料，截至 3Q25，MUF 占整体营收仅 0.3~0.4%， 长兴预计晶圆级液态封装材料逐步于 2Q26~3Q26 放量，届时 2026~2027 年占比可达到 5%。
