台积电作为全球晶圆代工龙头，尤其在先进制程领域具备高度技术领先地位，外界除透过其财报表现判断半导体产业景气方向外，亦高度关注其技术路线对全球供应链发展的牵动。本次台积电技术论坛因此成为市场观察先进制程、先进封装与 AI 未来趋势的重要指标。
半导体市场展望
台积电认为，半导体市场成长速度已快于原先预期。过去市场预估全球半导体规模将于 2030 年达到 1 兆美元，但目前预期今年即将突破 1 兆美元，并于 2030 年进一步扩大至 1.5 兆美元。 主要成长动能来自 AI 与 HPC 需求快速扩张，台积电估计 2030 年半导体市场中，HPC 与 AI 将占 55%，智慧型手机约占 20%，汽车与物联网则各约占 10%，显示未来产业主轴将明显由传统消费电子转向 AI 运算、推论与资料中心基础建设。 此外，台积电亦强调 AI 正从生成式 AI、代理式 AI 进一步走向实体 AI，当应用重心由训练转向大规模推论，token 生成需求将带动更多 AI 系统投资，进而形成更多 AI 应用、更多 token、更多算力需求与更多半导体需求的正向循环。
先进制程路线图更新
N2 家族：2025–2028 年密集放量
| 制程 | 量产时间 | 重点 |
|---|---|---|
| N2 | 4Q25 已量产 | 第一代奈米片制程 |
| N2P | 预计 4Q26 量产 | N2 强化版 |
| A16 | 预计 4Q26 开始生产 | 搭载 Super Power Rail |
| N2X | 预计 2027 年量产 | 高效能版本 |
| N2U | 预计 2028 年量产 | N2P 延伸，平衡 HPC 与手机需求 |
台积电表示 N2 已正式进入量产阶段，目前有超过 25 个设计定案，并有超过 70 个客户设计正在进行中，预期第一年晶圆产出将较 N3 高出 45%。 此外，N2/A16 于 2026 - 2028 年间产能将进入快速扩产期，产能年复合成长率可望达 70%，且良率学习曲线优于 N3。
而最后一代 N2U 相较 N2P，可提供 3–4% 速度提升、8–10% 功耗降低，以及最高 3% 逻辑密度提升。显示 N2 家族会像过去 N5/N3 一样，形成完整平台，而不是单一节点。
A14：2028 年量产，第二代奈米片电晶体
A14 是台积电继 N2 之后的重要先进制程，采用第二代奈米片电晶体与 NanoFlex™ Pro 技术。 相较 N2，A14 在相同功耗下可使速度最高提升 15%，在相同速度下则最多可降低 30% 功耗，同时具备显著密度提升，逻辑密度约为 N2 的 1.23 倍，晶片密度约为 N2 的 1.2 倍。更重要的是，台积电表示 A14 已获得主要客户高度采用意愿，代表其有望成为 2028 年后 AI、HPC 与高阶智慧型手机晶片的重要制程平台。
A13：2029 年量产，A14 的直接微缩版本
A13 是 A14 的微缩版本，设计规则可完整向后相容，因此客户可更快速将 A14 设计转移至 A13。 相较 A14，A13 可节省约 6% 面积，并进一步提升功耗与效能表现，预计于 2029 年进入生产。代表台积电并非仅推出 A14 单一节点，而是同步规划 A13 作为后续延伸平台，使客户得以延续既有设计、降低转换成本，并持续维持 PPA 改善动能。
CFET：超越 N2 的技术创新
台积电指出，电晶体架构已由平面结构逐步演进至 FinFET，再进一步发展至奈米片结构；而在奈米片之后，潜在下一代技术方向为 CFET （Complementary FET，互补式场效电晶体），也就是将 nFET 与 pFET 进行垂直堆叠，以进一步节省晶片面积。
台积电目前已展示两项关键成果：
- 全球最小可运作 6T SRAM 记忆体单元，布局面积比传统奈米片设计小约 30%。
- 约 1,000 个电晶体组成的 CFET ring oscillator。
整体而言，台积电已开始揭露后奈米片时代的技术储备，但目前仍属研发展示阶段，尚未进入明确量产节点。
先进封装全面扩张
CoWoS：封装尺寸持续放大，制程良率维持高水准
CoWoS 是 AI 训练与推论的关键驱动技术，目前市场主流 AI 晶片多采用 CoWoS 封装。 台积电亦持续推进技术演进，今年已宣布生产全球最大的 5.5 倍光罩尺寸 CoWoS，且良率超过 98%。展望后续，CoWoS 将以每年更新的速度持续升级，预计于 2028 年推出 14 倍光罩尺寸封装，可整合 20 颗 HBM，并于 2029 年进一步推出超过 14 倍光罩尺寸封装，可整合 24 颗 HBM，显示台积电在先进封装尺寸、整合能力与量产良率上仍维持领先。
SoW：晶圆级系统整合，支援更大规模 AI 运算
为因应 AI 训练与推论对运算能力快速提升的需求，台积电宣布将于 2029 年推出 SoW-X 系统级晶圆技术。 先前用于逻辑晶粒整合的 SoW-P 已于 2024 年量产，而 SoW-X 将导入前所未有的 40 倍光罩尺寸规格，最多可整合 64 颗 HBM 与 16 颗运算晶片，可视为 CoWoS 之后更大规模的 AI 系统整合平台。其核心目标为突破单一封装尺寸限制，进一步支援更高算力密度与更大规模的 AI 运算需求。
SoIC：3D 互连密度与功耗效率大幅提升
相较 CoWoS 主要提供 2.5D 横向互连，SoIC 则进一步导入 3D 垂直堆叠能力，两者将共同构成台积电先进封装平台的核心架构。 台积电指出，SoIC 相较 CoWoS 可提供 56 倍连接密度与 5 倍功耗效率，目前已量产 9 微米间距技术，并规划于 2028 年推出 N2 对 N2 的 6 微米堆叠技术，2029 年进一步导入间距缩小至 4.5 微米的 A14 世代堆叠方案，以满足 AI 客户对更高运算效能与整合密度的需求。产能方面，台积电正积极扩充 CoWoS 与 SoIC，预期 2022 至 2027 年产能将以超过 80% 的年复合成长率扩张，以支撑 AI 应用带动的强劲需求。整体而言，未来 AI 晶片架构将同时依靠 CoWoS 进行横向整合、SoIC 进行垂直整合，形成 2.5D 与 3D 并进的完整先进封装平台。
COUPE：光互连开始进入台积电技术路线图
本次技术论坛最大亮点为 COUPE （紧凑型通用光子引擎技术），象征光互连正式进入台积电技术路线图。 台积电表示，随着资料传输频宽与功耗效率的重要性持续提升，COUPE 有望成为下一个关键技术名词。COUPE 将整合 CPO 解决方案，相较传统铜线，基板上搭载 COUPE 的 CPO 可提供 4 倍功耗效率，并降低 90% 延迟；若进一步在中介层上导入 COUPE 技术，功耗效率可提升至 10 倍，延迟则可降低 95%。此外，全球首个搭载 COUPE 技术的 200Gbps 微环调变器 MRM 将于 2026 年量产，台积电亦规划后续发展至 400Gbps 调变器、多波长技术与多列光纤阵列，并于 2030 年达到 4Tbps/mm 频宽密度。显示 CPO 已不再仅是网通设备商或交换器厂商的议题，而是正式被台积电纳入先进封装与系统整合路线图，未来有望成为 AI 伺服器 scaling 的关键技术。
结论
整体而言，本次台积电技术论坛再次确认公司在先进制程、先进封装与系统级整合上的领先地位，并成为市场观察半导体产业中长期成长方向的重要指标。 台积电将 2030 年全球半导体市场规模展望上修至 1.5 兆美元，并明确指出 AI 与 HPC 将成为主要成长动能，显示产业重心正由传统消费电子转向 AI 运算、推论与资料中心基础建设。
同时，台积电持续建立完整先进制程平台；在封装端技术路线则代表 AI 晶片发展已进入前段制程、后段封装与系统架构共同推动效能提升的新阶段。更重要的是，COUPE 被纳入技术路线图，显示光互连与 CPO 正从网通交换器领域延伸至先进封装与 AI 系统整合平台，未来有望成为突破频宽、功耗与延迟瓶颈的关键技术。整体来看，台积电技术路线图不仅验证 AI 算力需求持续扩张，也将牵动先进制程设备、CoWoS/SoIC、HBM、CPO、散热与电源等相关供应链的中长期投资方向。
