随着 AI 运算对算力需求持续提升，封装技术正由成熟的 2D IC 加速迈向 2.5D 与 3D IC，然而封装整合度越高，所面临的制程挑战也越趋复杂。首先，AI 晶片功耗快速攀升，从 Hopper 世代约 700W，提升至 Blackwell 的 1,400W，并进一步上升至 Rubin 的 2,300W，使传统封装与测试工具逐渐接近物理极限。其次，随 AI 晶片所需中介层尺寸持续放大，传统圆形晶圆的几何限制也开始成为量产效率的核心瓶颈；以 5.5 倍光罩尺寸为例，一片 12 吋晶圆仅能切出 7 颗中介层，且边角废料比例将随中介层尺寸扩大而进一步恶化。因此，如何在不牺牲良率的前提下，大幅提升单次制程的有效产出，正是面板级封装试图解决的关键问题。
PLP 以玻璃基板与大尺寸面板重塑先进封装制程
面板级封装（Panel Level Packaging，PLP）是一种以大尺寸矩形面板取代传统圆形晶圆作为封装基底的先进封装技术，核心目的在于提升单次制程面积利用率与封装产出效率。
相较于晶圆级封装受限于圆形晶圆边角浪费与中介层尺寸放大后可切割数量下降，面板级封装透过矩形基板设计，可在相同制程条件下容纳更多封装单元，进而降低单位封装成本并提升量产效率。以相同的 5.5 倍光罩尺寸为例，300×300mm 的矩形面板可容纳 16 颗中介层，比 12 吋晶圆的 7 颗提升约 128%，面板尺寸越大效益越显著。
PLP 与目前主流先进封装的另一项核心差异，在于其逐步导入玻璃材料，以取代传统矽基或有机基板作为封装平台。 目前产业发展路径大致可分为两个阶段，初期先以玻璃载板扩大封装尺寸，借此提升大面积制程的稳定性与产出效率；下一阶段则朝玻璃中介层与玻璃芯基板发展，其中关键技术为 TGV，也就是玻璃穿孔技术。
选择玻璃作为基板材料，主要是因为其物理特性更适合支撑大尺寸与高密度封装需求。 玻璃基板的热膨胀系数约为 3 至 9 ppm/°C，明显低于有机载板的 12 至 20 ppm/°C，代表其在大面积制程中因温度变化产生的形变较小，有助于维持精细线路的对位精度。同时，玻璃具备较佳的平整度，可支援低于 5/5µm 的线宽线距，以及深宽比超过 5:1 的细孔径结构，对 AI 晶片所需的高密度互连具有重要意义。
然而，玻璃材料本身也带来新的制程挑战。由于玻璃易碎且加工难度较高，现有材料、设备与制程参数均需重新开发与设计，使良率与品质稳定性仍存在高度不确定性。其中，TGV 制程是最关键的难点之一，玻璃钻孔后必须在高深宽比孔洞内完成金属化导电，但相较于矽基板，玻璃表面更难形成稳定金属附着层，使金属化制程与良率管控更为复杂。 量测端同样面临瓶颈，随着成孔数量可能达百万颗且需要全检，目前设备多仍以表面缺陷侦测为主，对孔型内部结构的 3D 影像量测能力仍有限；此外，设备运作产生的热量也可能影响载台精准度，加上瑕疵种类繁多，使缺陷分类与良率改善工作更加耗时。
AI、HPC 为未来 PLP 快速成长主要动能
根据研调机构预估，PLP 将成为未来先进封装中成长最快的领域之一。 2025 年 PLP 市场规模已超过 3 亿美元，预计 2025 至 2031 年将以超过 40% 的年复合成长率扩张，市场规模接近 30 亿美元，并于 2029 年进入加速成长阶段。
- 现阶段 PLP 应用仍以消费性电子、电源管理 IC 与车用电子为主，需求主要来自智慧型手机等消费性产品；AI 与 HPC 相关产品则仍处于导入与扩产初期，预计自 2026 年下半年起将出现较明显成长。
- 展望中长期，UHD Fan-Out 与 2.5D Interposer 将成为推动 PLP 市场扩张的主要成长引擎，AI 相关应用量产时间点预计落在 2027 年，并有望于 2029 至 2031 年成为 PLP 市场最主要的营收来源。
技术比较：FOPLP vs. FOWLP
FOPLP（Fan-Out Panel-Level Packaging，扇出型面板级封装）与 FOWLP（Fan-Out Wafer-Level Packaging，扇出型晶圆级封装）本质上皆属于 Fan-Out 封装架构，核心概念均是将裸晶嵌入模封材料中，再透过 RDL 将晶片 I/O 向外延伸，借此实现高 I/O 密度、高讯号完整性与无基板封装结构。 两者最大的差异在于 Carrier 形式与生产模式，其中 FOWLP 以圆形晶圆作为制造平台，而 FOPLP 则改采大型矩形面板作为制造平台。
目前 FOWLP 在技术能力与规模经济上仍是较成熟的量产方案，具备高良率与高精度 RDL 等优势，未来 5 年仍将是高阶行动装置与车用晶片的重要封装技术。 然而，FOPLP 的发展价值在于其低单位成本与大尺寸封装潜力。随着 AI GPU、Chiplet 与 CPO 封装尺寸持续扩大，300mm 晶圆逐渐接近经济效益极限，而大型矩形面板则可支援远高于晶圆级封装的尺寸需求，并具备更高面积利用率与潜在成本优势，因此被视为 AI、HPC、Chiplet 与下一代超大尺寸先进封装市场的重要发展方向。
| 比较项目 | FOPLP (Fan-Out Panel-Level Packaging) | FOWLP (Fan-Out Wafer-Level Packaging) |
|---|---|---|
| 核心概念 | 在矩形面板 (Panel) 上制作 RDL | 在重组晶圆 (Reconstituted Wafer)上制作 RDL |
| Carrier | 矩形面板 | 圆形晶圆 |
| 主流尺寸 | 310×310 mm、510×515 mm、600×600 mm 等等 | 300 mm（12 吋） |
| RDL 线宽/线距 (L/S) | 约 5/5 ~ 10/10 μm（部分朝 2/2 μm 推进） | 约 2/2 ~ 5/5 μm |
| 面积使用率 | 高，约 85~95% 以上 | 低，约 85% 以下 |
| I/O 密度 | 较高 | 高 |
| 成本结构 | 低 | 高 |
| 量产时间 | 约 2025~2030 年进入快速扩产期 | 技术成熟，已量产 |
| 终端应用 | 消费性 IC 产品、车用端，未来转向 AI GPU、HPC、Chiplet、网通 ASIC | AP、RF、PMIC、车用 IC |
技术比较：FOPLP vs. 主流先进封装技术
FOPLP（Fan-Out Panel Level Packaging）的核心特点，在于将封装平台由传统 300mm 圆形晶圆，转向 310×310mm 甚至 700×700mm 的矩形面板，以提升面积利用率、支援更大封装尺寸，并降低单位封装成本。 因此，FOPLP 被视为未来异质整合与 Chiplet 架构的重要候选方案。然而，目前市场上的 FOPLP、CoWoS、CoPoS 与 EMIB 等先进封装技术，其技术目标、制程架构与应用定位并不完全相同，需依照封装尺寸、互连密度、成本结构与终端应用需求进行区分。
- 目前 AI 与 HPC 先进封装仍以 CoWoS 为主流，其核心优势在于具备最高互连密度与讯号传输能力，可支援 GPU 搭配 HBM 所需的高频宽需求，因此仍是 NVIDIA、AMD 与云端 AI ASIC 的主要封装方案。相较之下，FOPLP 采用大型矩形面板与 RDL 互连，省略矽中介层、TSV 与部分晶圆级制程，具备较低成本与较佳面积利用率，但目前 RDL 线宽线距仍多落在 5 至 10 μm，尚未达到 CoWoS 的高密度互连水准，因此短期难以取代旗舰 AI GPU 封装。不过，随着 AI GPU、Chiplet 与 CPO 封装尺寸持续扩大，FOPLP 在大尺寸封装与规模经济上的优势将逐步提升。
- CoPoS 可视为 CoWoS 的面板化版本，与 FOPLP 同样采用大型矩形面板以提升产出效率，但差异在于 CoPoS 保留中介层架构，而 FOPLP 则以 RDL 直接完成晶片互连。 由于 CoPoS 仍可透过中介层提供较高 I/O 密度、讯号完整性与电源传输能力，因此更适合 GPU 与 HBM 整合等高阶 AI 应用，定位一开始即锁定高阶 AI 与 HPC 市场；FOPLP 则仍以成本导向的消费性、车用与网通应用为主，并逐步向高阶运算延伸。
- EMIB 则是透过在有机基板中嵌入局部矽桥，于晶片间需要高速传输的位置提供高密度互连，兼具性能与成本折衷。 其桥接区线宽线距约可达 2/2 μm，互连密度与异质整合能力优于现阶段 FOPLP，主要应用于高阶运算与 Chiplet 架构，定位较接近 CoWoS，而非直接与 FOPLP 竞争。
综合而言，CoWoS 仍是目前 AI GPU 与 HBM 封装的性能最佳解决方案；CoPoS 则试图透过面板化突破 CoWoS 在尺寸与成本上的限制；EMIB 则以局部矽桥支援高效能异质整合。相较之下，FOPLP 代表的是以成本效率、面积利用率与大型面板制造为核心的发展路线。 短期内其难以取代 CoWoS、CoPoS 与 EMIB 在旗舰 AI 晶片中的地位，但随 RDL 微缩、翘曲控制与大型面板制程逐步成熟，FOPLP 有望在 2027 至 2030 年间由消费性、车用与网通市场，逐步扩展至 AI 加速器、HPC 与大型 Chiplet 系统，成为先进封装生态系中的重要平台。
| 比较项目 | FOPLP | CoWoS | CoPoS | EMIB |
|---|---|---|---|---|
| 核心概念 | 在矩形 Panel 上制作 RDL，直接完成晶片互连，不使用矽中介层 | 在矽中介层 (Silicon Interposer) 上整合 GPU、HBM，再接至 ABF 载板 | 将 CoWoS 面板化，以 Panel 制作中介层，保留 Interposer 架构 | 在基板中嵌入局部矽桥 (Bridge Die)，提供局部高密度互连 |
| Carrier | 矩形玻璃 Panel | 圆形晶圆 | 矩形玻璃 Panel | ABF Substrate |
| 主流尺寸 | 310×310 mm、510×515 mm、600×600 mm 等等 | 300 mm (12 吋) 晶圆 | 310×310 mm | 120×120 mm |
| 互连方式 | RDL | TSV + Silicon Interposer + RDL | Panel Interposer + RDL | Silicon Bridge + Substrate |
| 线宽／线距 (L/S) | 约 5/5～10/10 μm（朝 2/2 μm 推进） | 约 0.8/0.8～2/2 μm（Interposer，依 CoWoS 子类型而异） | 约 0.5/0.5～2/2 μm（依 Panel Interposer 技术） | 约 2/2 μm（Bridge 区域） |
| I/O 密度 | 高，但受 RDL 线宽限制 | 最高 | 极高，接近 CoWoS | 极高（局部） |
| 讯号完整性 | 良好 | 最佳 | 接近 CoWoS | 极佳 |
| 成本结构 | 最低 | 最高 | 中高 | 中高 |
| 主要优势 | 大尺寸、低成本、面积利用率高 | 最高频宽、最高 I/O 密度、最佳讯号完整性 | 兼具 CoWoS 性能与 Panel 成本优势 | 局部高速互连、降低矽使用面积、异质整合能力强 |
| 主要限制 | 翘曲控制、RDL 微缩、良率挑战 | 成本高、Interposer 昂贵、产能受限 | Panel Interposer 良率、玻璃基板成熟度 | 桥接位置有限、设计复杂、成本仍高 |
| 量产时程 | 已量产，2025–2030 年快速扩产 | 已量产 | 2028 年量产 | 内部产品 2017 年量产；外部客户尚无量产 PLP |
PLP 技术路线各异，力成与日月光具领先优势
投入 PLP 的业者横跨晶圆代工、封测、面板与材料供应商，台湾、美国、韩国与日本皆已有代表性企业进入研发或量产阶段。从各家选择的面板尺寸来看，产业路线仍存在明显差异，反映不同业者在技术能力、设备条件与目标市场上的定位。 随着 AI 晶片封装尺寸持续扩大，玻璃载板、玻璃中介层与 TGV 等关键技术逐步成熟，PLP 的发展重心也正由消费性电子应用，逐步延伸至高阶异质整合与 AI 先进封装领域。
| 尺寸 (mm) | 厂商 |
|---|---|
| 700 × 700 | 群创 |
| 620 × 750 | 群创 |
| 650 × 650 | Amkor |
| 600 × 600 | rapidus、日月光 |
| 600 × 580 | SiPLP |
| 515 × 510 | 力成、欣兴、AGC、Intel |
| 510 × 415 | 三星 |
| 300 × 300 | 台积电、日月光 |
力成与日月光是目前台湾发展扇出型面板级封装（Fan-Out Panel Level Packaging，FOPLP） 最具代表性的两家封测厂，两者皆已建立面板级封装技术平台，但在面板尺寸选择、技术架构、应用市场及发展策略上各有不同，因此以下将分别介绍两家公司在技术上的布局与竞争优势。
力成（6239.TW）
现阶段，力成已量产应用仍以 PMIC、PA 等消费性晶片为主，但公司战略重心已逐步转向 AI 与 HPC 等高阶应用，并聚焦于 CLIP 与 PiFO 两项关键技术。
在力成的 FOPLP 技术方案中，CLIP 采用 Chip Last 制程，先完成已知良好重布线路层并确认线路品质后，再放置 CPU、GPU 或 FPGA 等高价值晶片，借此降低高单价晶片因前段制程缺陷而报废的风险。
- CLIP 的线宽线距可达 5/5µm，支援三颗以上晶片整合，并可纳入热敏元件与被动元件。
- PiFO 则是力成的旗舰技术，采用 Chip Middle 架构，具备双面重布线路设计，靠近晶片正面的线宽线距可达 2/2µm，背面则维持 5/5µm，并透过细间距电镀铜柱实现上下层 RDL 的垂直互连，进一步支援高密度、多层次的异质整合需求。
在面板尺寸选择上，力成直接锁定 515mm × 510mm 的大尺寸载板进行开发。 虽然此路线对低温固化介电材料的应力控制、精细线路曝光均匀度及热机械模拟能力带来高度挑战，但也使力成在量产效率上具备明显优势。为承接高阶运算封装需求，力成正积极建构独立于台积电之外的高阶封装生态系，其中 AMD 提出的高架扇出桥接技术 EFB 已导入力成 2.5D panel level 技术进行验证，代表其技术能力已取得 Tier-1 客户认可。若后续专案推进顺利，力成将有机会进一步取得其他 ASIC 客户订单，带动高阶封装营收贡献逐步提升。
展望 2026 年，力成 AI 相关 FOPLP 进度已由设备安装推进至试做与良率验证阶段。 公司于 1Q26 表示，各阶段制程良率已接近 95%，并可支援 1 至 5 倍光罩尺寸的封装需求，预估 2026 年底月产能将达 3kwpm。同时，公司于 1Q26 将资本支出上修至 500 亿元，其中 200 至 300 亿元主要投向 FOPLP 相关领域，显示其对高阶封装方向的高度承诺。此次扩充产能可支应 2026 至 2028 年需求，预计 2027 年底月产能将进一步提升至 8kwpm，并自 2027 年起开始贡献显著营收。
日月光投控（3711.TW）
日月光在 FOPLP 的技术布局以 FOCoS 平台为核心，并依据不同整合需求发展出 Chip First 与 Chip Last 两种架构。 FOCoS 的核心概念是以重布线层取代传统矽中介层，使晶片能透过 RDL 介面进行功能整合。
- Chip First 主要应用于尺寸较小、整合复杂度较低的晶片封装，通常整合两至三颗晶片，Interposer 尺寸不超过 1 倍光罩大小，RDL 层数约为两至三层，因此技术门槛相对较低。
- 相较之下，Chip Last 则是目前 AI 与 HPC 应用中 ASIC 与 HBM 整合的主流解决方案，其制程流程为先在 Carrier 上完成 RDL Interposer，再放置高价值晶片，以降低晶片报废风险。
由于 Chip Last 所需 Interposer 尺寸普遍超过 1 倍光罩，未来 RDL 层数可能提升至 9 层，其中至少 7 层需达到 2/2µm 的细线宽线距。RDL 层数需求与 HBM 世代升级高度相关，整合 HBM2 与 HBM2E 仅需 2 层 2/2µm 细线，HBM3 与 HBM3E 则提升至 4 层，至 HBM4 与 HBM4E 世代将需要 8 层 RDL，部分设计甚至要求全部 8 层皆达到 2/2µm，才能有效支援高阶晶片与大量记忆体之间的高速传输需求。与此同时，晶片顶部的微凸点间距也从早期的 55µm 持续微缩至 40µm，未来更可能进一步缩小至 25 至 30µm，使日月光在高阶 FOCoS 制程中的精细线路能力与异质整合能力成为关键竞争优势。
FOPLP 的推进高度仰赖与设备商、材料商及自动化厂商的紧密配合，而日月光凭借全球最大 OSAT 的既有规模与供应链网络，选择以整合协作模式切入 FOPLP 市场。公司目前已成为 AMD EFB 2.5D 桥接互连技术的核心合作伙伴，并同步承接相关封装测试业务。管理层亦将 2026 年资本支出上修 21% 至 85 亿美元，其中设备支出额外增加 6 亿美元，主要用于 LEAP 相关设备，且 2027 年资本支出仍有进一步提高的可能。
现阶段，日月光 FOCoS 仍处于机台调整与客户验证阶段，预估 2026 年底 FOCoS 月产能将达约 18kwpm，并自 4Q26 开始贡献营收，主要客户涵盖 AMD 与 Broadcom，2026 年全年营收目标约为 3 亿元。公司亦于 5 月 27 日宣布，已开发出 310mm × 310mm PLP 自动化产线，新产线可衔接晶圆级封装至面板级封装，有助进一步扩大生产经济规模。预计该产线将于 2027 年上半年投入量产，至 2027 年底 FOCoS 月产能可望提升至约 28kwpm，届时将有助带动封测业务营收成长与毛利率改善。
东捷科技（8064.TW）
公司长期深耕面板产业，累积大尺寸方形基板加工经验，而 FOPLP 在雷射加工、自动化搬运、光学检测与精密对位等需求上，与 LCD 面板制程高度相似，使东捷得以将既有技术延伸至先进封装领域。公司自 2019 年起布局 FOPLP 相关设备，经多年客户验证后，近两年已逐步进入成长期。
目前东捷产品已切入 FOPLP 与玻璃基板制程，涵盖雷射钻孔、EMC 雷射修整、雷射切割、TGV 玻璃通孔钻孔、3D AOI 与 RDL AOI 检测设备，并具备雷射线路修补、真空溅镀与整线自动化整合能力，定位已由单一设备供应商逐步提升为制程整合方案提供者。 随 TGV 与玻璃基板制程对通孔精度、平整度与良率要求提高，东捷可透过 AOI 检测、自动化搬运、制程监控与雷射加工等技术模组，提升客户黏着度并受惠后续产线扩充。
倍利科（7822.TW）
倍利科为以 AI 影像分析技术为核心的半导体光学检测设备厂，主要提供高精度自动化检测设备与整体解决方案，应用于晶圆制造与先进封装制程中的缺陷检测与尺寸量测。 公司核心产品为自动光学检验与量测设备，2025 年前三季占合并营收达 93.5%。
随着 FOPLP、CoPoS 等先进封装技术发展，方形基板在搬运与制程控制上较难如圆形晶圆般进行旋转校正，增加制程变异与良率控管难度，促使封测厂增设更多检测与监控站点。同时，多晶片堆叠与基板大型化使翘曲、变形问题更加显著，容易造成光学检测失焦并影响量测精度，进一步推升 3D 立体检测与光电混合检测等先进检测需求，带动 AOI 设备采购数量与平均单价同步提升。
在此趋势下，倍利科 AOI 设备透过搭载 AI-ADC 软体与系统升级，可有效降低传统光学检测常见的误判与漏检问题，协助晶圆厂节省复检人力与报废成本。除受惠于成熟度较高的 2.5D 与 Fan-Out 先进封装扩产外，公司亦有望受惠 3D 封装、CPO 与 FOPLP 等新世代封装技术成长。目前部分样品已陆续或即将出货予客户，并持续与客户合作开发新机台。在晶圆厂客户稳健出货与验收基础上，叠加封测厂订单贡献，预期倍利科获利将随先进封装扩产而逐季成长。
未来技术发展方向
- 更高解析度的光学技术
- 三维与深度检测/量测能力
- AI 与边缘计算
- 高速/ 高通量检测
- 自适应智慧演算法与动态调整光学参数
未来三年产品发展 [高阶光学检验设备]
- 面板级封装 (PLP) 量测与检测
- 矽光子制程量测与检测
- 3D 量测
- 3D 检测
